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硬件开发

同步开关噪声分析


PCB设计中同步开关噪声问题分析

随着通信设备电路板上大量使用高集成度的高速数字芯片,同步开关噪声(Simultaneous Switching Noise,SSN)问题成为制约高速PCB设计的一个瓶颈。SSN是指当器件上多个逻辑电路或I/O管脚同时处于开关状态,产生瞬间变化的电流,在经过回流路径上存在电感时,形成交流压降,从而引起噪声。如果引起地平面的波动,造成芯片地和系统地不一致,这种现象称为地弹。同样,如果引起的芯片电源和系统电源差异,就称为电源反弹。

一、同步开关噪声(SSN)产生的原因与危害

根据电源完整性的理论,产生SSN的一个主要原因是电源分配系统存在阻抗。具体讲就是从电源的输出端到芯片的输入端存在着一段距离,在这段路径上存在着阻抗。从集中模型来看,相当于串联了集中分布的电阻和电感元件,当一定数量的输出驱动电路同时打开时,就会有很大的电流瞬间涌入这些感性元件中,这种瞬间快速变化的电流会在感性元件上产生感应电动势,引起芯片电源输入端的供给净电压不足或过高。同样,根据信号完整性的理论,造成SSN的另一个重要原因是互感耦合,尤其是在芯片封装、PCB边沿周围产生的互感耦合。芯片B GA封装上的焊球与PCB上的过孔都属于紧耦合的多导线结构,每个I/O焊球及其相应的PCB过孔与离它最近的接地焊球和接地过孔构成一个闭合环路,当多个I/O口的状态同时发生变化时,会有瞬态I/O电流流过这些信号环路,这种瞬态I/O电流又会产生变化的磁场,从而侵入邻近的信号环路造成感应电压噪声。

SSN危害是非常大的,会增加电源噪声,影响信号质量和时序,从而导致数字电路误采样。另外,SSN引起的问题一般隐藏很深,只是在器件多个逻辑单元同时开关时才发生,用正常的业务测试方法很难发现,容易漏测,这给设备可靠运行带来了巨大风险。

本文基于同步开关噪声的机理,设计了一种暴露SSN问题的可靠性测试方法,并利用这种方法发现一个具体的Serdes链路异常问题,针对该问题,借助噪声和阻抗分析等实验验证方法找到了PCB设计上存在的缺陷并进行了修改。最后,总结输出PCB设计过程中抑制同步开关噪声的一些方法。

二、同步开关噪声(SSN)可靠性测试方法

可靠性测试就是让设备暴露在各种可能的极限工作状态下进行验证,找到系统的设计缺陷,对同步开关噪声来说,我们可以从产生的机理和常见的危害来设计测试用例。例如,当大量总线在同一时刻切换,会在相邻的管脚上引入串扰噪声,对这种情况,在测试设计时需要对被测设备施加一种特殊的业务负荷,让总线暴露在尽可能大的串扰条件下,并用示波器观察总线信号质量和时序是否可接受。以16位并行总线为例,为了将这种影响极端化,设计测试报文时让16根信号中有15根线的跳变方向一致,即15根信号线都同时从0跳变到1,同时让另一根被干扰的信号线从1下跳到0。可以设计一个循环程序,让16根线依次遍历这种测试场景。

另外,同步开关噪声也可能影响回流路径上的敏感信号,这是并行总线非常恶劣的一种工作状态,为了验证产品在这种工作条件下工作是否可靠,必须在被测设备加上一种特殊的SSN测试报文进行验证。如果被测总线为16位宽,要使所有16根信号线同步翻转,报文内容应该为:FFFF 0000;如果被测总线为32位宽,要使所有32根信号线同步翻转,测试报文内容应该为:FFFF FFFF 0000 0000。

当然,设备的工作环境也可能有高温或低温的情况,而温度对电路的影响是十分显著的,比如低温和高温时电容的容值会发生变化,低温时器件内部的时序参数会发生漂移,高温时PCB走线的阻抗变大等,因此在进行上述SSN可靠性测试时,还需要增加温度应力来验证系统的可靠性。

三、同步开关噪声抑制方法

通过Serdes链路异常问题的分析,可见同步开关噪声对电路可靠性的影响越来越大,随着器件速率的不断提高,这一影响将更加明显,那么,如何尽量避免SSN问题带来的危害呢?一般我们在单板PCB设计时可以参照如下规则进行设计。

(1)DDR存储类器件,数据总线最好不要走在同一层,降低SSN情况下对参考平面噪声的影响;可以考虑和地址总线布在同一层,数据总线优先参考其I/O电源。

(2)Serdes等敏感信号尽量避免走在参考平面边缘。

(3)Serdes等敏感信号和RAM数据总线在PCB上尽量拉开距离,布在不同走线层,避免参考同一电源平面。

(4)在满足通流的情况下,电源平面不要铺得太大。在有高速I/O信号或者Serdes敏感信号参考该平面情况下,在没有使用该电源的地方做铺地处理。

(5)电源平面不能大面积没有高频去耦电容,尤其是平面边缘有高速信号跨分割的地方推荐添加去耦电容,去耦电容可以使用分立电容或埋容。

(6)进行电源平面谐振仿真分析评估,尽量避免和存储类器件工作频率产生谐振。

(7)在紧靠芯片的电源输入端加足够的退耦电容,可以起到稳压的作用,并最好使用L型或π型LC滤波电路。

(8)I/O的布线层优先靠近TOP面,减小信号换层引起的环路电感。

(9)逻辑芯片的pin排布时,将堆在一起的同步I/O散开,减小空间耦合引起的环路电感,未使用的pin脚接地或电源处理,增加返回路径。

(10)在芯片内加旁路电容或选用低阻抗特性封装的芯片。

(11)对于抑制甚高频的同步开关噪声,可以考虑采用高阻抗电磁表面结构(EB G),采用EB G结构作为PCB衬底时,可以实现在微带电路衬底中集成具有很宽阻带的滤波器,当和其他电路元件有机地结合起来时,可节省电路空间。

总结

总的来说,文中提到的根据单板上逻辑单元或I/O接口的总线结构,在测试阶段构造特殊报文,让这些接口同步翻转的测试方法,能快速发现设计缺陷,暴露电路板上潜在的同步开关噪声问题,提升单板的可靠性。同时,根据具体问题总结出的抑制同步开关噪声的方法既是前期设计阶段需要遵循的原则,也是后期解决问题的方案。后续我们还可以通过等效模型的方法,在前期对单板可能存在的同步开关噪声风险进行仿真分析,提前规避问题。也可以设计出可编程的SSN测试程序,让芯片厂家内嵌在控制器里,可以在可靠性测试阶段直接调用验证,增强单板的可测试性。

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